設(shè)計進程
下圖顯示了設(shè)計進程的各個步驟。
該設(shè)計流程中，* 2 章"系統(tǒng)設(shè)計"中描述的系統(tǒng)分區(qū)這一初始階段后，幾個后續(xù)步驟可以并行執(zhí)行。
? shell 開發(fā)流程：通過使用 Vivado IP 集成器和 IP 目錄， Vivado Design Suite 能實現(xiàn)快速高效的塊級集成。系統(tǒng)性
能關(guān)鍵方面的很大一部分，包括詳細接口創(chuàng)建、驗證和管腳分配，可以獨立到一個并行開發(fā)項目中，從而重點關(guān)
注。該流程詳見* 3 章"shell 開發(fā)"。
? 基于 C 語言的 IP 開發(fā)：使用 RTL 仿真（取決于設(shè)計、主機等條件）完整的一幀視頻需要大約一到兩天時間。使用
C/C++ 執(zhí)行同樣比特級精度仿真只需大約 10 秒鐘。基于 C 語言的開發(fā)流程帶來的生產(chǎn)力改善不容忽視。該流程
詳見* 4 章"基于 C 語言的 IP 開發(fā)"。
? 系統(tǒng)創(chuàng)建：運用 Vivado IP 集成器和 IP 目錄，使用 shell 設(shè)計、原有 RTL IP、System Generator IP 和賽靈思 IP 就可
以把基于 C 語言的 IP 迅速結(jié)合到系統(tǒng)塊設(shè)計中。自動化接口連接功能和系統(tǒng)創(chuàng)建的腳本化功能意味著系統(tǒng)在整個
IP 開發(fā)流程中能夠迅速地反復(fù)生成。該流程詳見* 5 章"系統(tǒng)集成"。
? 系統(tǒng)實現(xiàn)：使用經(jīng)過驗證的 shell 設(shè)計、自動為器件和時鐘頻率優(yōu)化的基于 C 語言的 IP、現(xiàn)有的經(jīng)驗證的 IP，并
使用業(yè)界標(biāo)準(zhǔn)的符合 Arm AMBA? AXI4 協(xié)議的接口把它們?nèi)窟B接起來，您就可以較大程度地節(jié)省花在設(shè)計收
斂上的時間。只需單擊幾次鼠標(biāo)或是使用腳本化流程，就可以從系統(tǒng)塊設(shè)計啟動這*程。該流程詳見* 5 章"
系統(tǒng)集成"。
? 系統(tǒng)驗證：系統(tǒng)驗證可以使用門級精度的 RTL 仿真和/或通過編程 FPGA 并在電路板上驗證設(shè)計。由于 RTL 仿真用
于驗證系統(tǒng)，而非開發(fā)過程中用于驗證和設(shè)計的迭代性仿真，故在設(shè)計流程結(jié)束時只需要一次仿真。該流程詳見
* 5 章"系統(tǒng)集成"。
描述


This answer record discusses a known issue with the ChipScope Inserter tool in the 13.2 software, which fails when targeting a Virtex-7 device.


The ChipScope Inserter tool displays an error message similar to the one below:


Inserter fails with ICON core generation error
:WARNING:encore:175 -
Project options (family='virtex7', device='xc7v485t')


解決方案


If you are using v13.2 of the ChipScope Inserter tool, and targeting a Virtex-7 part, the tool will error and fail.


This is a known issue in the 13.2 software and will be resolved in 13.3. A patch is attached to this Answer Record.


The "readme" file that is included with the patch contains all the necessary information that you need to patch the inserter tool software.

對新設(shè)計方法的需求
在當(dāng)今日益復(fù)雜的電子產(chǎn)品中使用的**設(shè)計正在挑戰(zhàn)器件密度、性能和功耗的極限，同時也使設(shè)計團隊面臨挑戰(zhàn)，
要求他們必須在限定的預(yù)算內(nèi)按時完成設(shè)計目標(biāo)，獲得機會窗口。
解決這些設(shè)計挑戰(zhàn)的高效方法是把更多時間用于較高層次的描述，從而獲得較快的驗證時間和較大的生產(chǎn)力提升。
對新設(shè)計方法的需求在下圖中得到充分體現(xiàn)。每個區(qū)域的面積代表設(shè)計流程中每個階段的開發(fā)工作量的比例。
? 對傳統(tǒng) RTL 方法而言，大部分工作耗費在細節(jié)的實施工作上。
? 在高層次生產(chǎn)力設(shè)計方法中，大部分工作用于設(shè)計和驗證您是否構(gòu)建了正確的系統(tǒng)。
傳統(tǒng)方法
傳統(tǒng)設(shè)計開發(fā)首先是由有經(jīng)驗的設(shè)計人員估計如何用新技術(shù)實現(xiàn)自己的設(shè)計，完成寄存器傳輸級 (RTL) 的設(shè)計采集，通
過綜合和布局布線執(zhí)行一些嘗試，確認自己的估計，然后繼續(xù)開展其余部分的設(shè)計采集工作。一般完成這項工作的方
法是逐次綜合每個塊，以重復(fù)確認設(shè)計實現(xiàn)細節(jié)可接受。
確認設(shè)計能提供所需功能的主要方法是仿真該 RTL。盡管 RTL 描述方式具備位準(zhǔn)確和周期準(zhǔn)確的性質(zhì)，但這種高度準(zhǔn)
確性也使得仿真速度過慢且易出錯誤。
只有當(dāng)設(shè)計中的所有塊都已經(jīng)采集到 RTL 中才能夠?qū)ο到y(tǒng)開展完整驗證，往往會造成對 RTL 的調(diào)整。在系統(tǒng)中的全部
塊驗證完畢后，就可以集中布局布線，早期對時序和占位面積的估算準(zhǔn)確性要么完全相符，要么會發(fā)現(xiàn)不準(zhǔn)確的地方。
這也往往會導(dǎo)致對 RTL 的修改，重新啟動系統(tǒng)的又一次驗證和又一次再實現(xiàn)。
設(shè)計人員現(xiàn)在往往需要在給定項目中實現(xiàn)數(shù)十萬行 RTL 代碼，把大部分時間花在細節(jié)的實現(xiàn)工作上。如圖 1-1 中所體
現(xiàn)，設(shè)計人員把更多時間花在實現(xiàn)設(shè)計上，而不是設(shè)計所有產(chǎn)品保持競爭力所必須的新穎創(chuàng)新的解決方案。
無論是采用更新的技術(shù)以提升性能，還是采用更緩慢的技術(shù)以提供更具競爭力的定價，都意味著大部分 RTL 必須重新
寫入。設(shè)計人員必須重新實現(xiàn)寄存器間的大量邏輯。
系統(tǒng)分區(qū)
在典型設(shè)計中，位于設(shè)計邊緣處的邏輯專門用于與外部器件連接，一般使用標(biāo)準(zhǔn)接口。這方面的實例有 DDR、千兆位
以太網(wǎng)、PCIe、HDMI、ADC/DAC 和 Aurora 接口。對同一家公司內(nèi)的多種 FPGA 設(shè)計而言，這些接口和用于實現(xiàn)它們
的組件一般是標(biāo)準(zhǔn)的。
在高層次生產(chǎn)力設(shè)計方法中，該邏輯與核差異化邏輯彼此獨立，被視為 shell。下圖所示的即為 shell 塊設(shè)計示例。下圖
中心的陰影部分指出了可以添加差異化邏輯或 shell 驗證 IP 的區(qū)域。

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